Исследователи Samsung опубликовали подробный отчёт об экспериментальной архитектуре NAND, позволяющей сократить один из крупнейших источников энергопотребления технологии до 96 %. Исследование — Ферроэлектрический транзистор для энергоэффективной NAND‑памяти — выполнено учёными Института передовых технологий Samsung и опубликовано в журнале Nature. В нём описывается дизайн ферроэлектрического полевого транзистора (FeFET) для будущих 3D NAND, объединяющего ферроэлектрик на основе гафния с оксидным полупроводниковым каналом и вводящего режим почти нулевого проходного напряжения, ставшего основанием для цифры о сокращении энергопотребления на 96 %. В современных NAND‑структурах стек словарных линий, проходящих через каждый вертикальный столбец, должен получать проходное напряжение каждый раз при чтении или программировании ячейки. По мере того как увеличивается количество слоёв, растёт и эта нагрузка, и сейчас она занимает значительную часть энергопотребления массива из‑за роста количества слоёв. Команды Samsung полагают, что ферроэлектрический транзистор с широким запоминающим окном и максимально низким пороговым напряжением, опускающимся ниже нуля, может поддерживать многокровые уровни без высокого Vpass, необходимого в NAND с ловушкой заряда для предотвращения помех. Они продемонстрировали это сначала в планарных массивах с до пяти битов на ячейку, а затем в короткой четырёхслойной вертикальной строке, имитирующей геометрию 3D NAND. Центральные затворы в этой структуре измеряют 25 нм, что сопоставимо с современными коммерческими устройствами. Группа вводит специфическую для NAND метрику энергии, учитывающую доминирующие вклады ёмкости словарных линий и внутренних зарядных насосов, генерирующих требуемые высокие напряжения для чтения и записи. По результатам моделирования этих затрат для полной стопки исследователи оценивают, что 286‑слойное устройство на основе ферроэлектрического дизайна может снизить совокупную энергию программирования и чтения примерно на 94 % по сравнению с традиционной стопкой с ловушкой заряда той же высоты. При 1 024 слоях экономия превышает 96 % благодаря резкому снижению работы зарядных насосов за счёт более низкого проходного напряжения. Эксперименты также охватывают удержание данных и пределы циклической надёжности. В планарном виде ферроэлектрические ячейки обеспечивают широкое запоминающее окно и демонстрируют пятиуровневое программирование, хотя выносливость при такой плотности скромна. Конфигурация уровня PLC выдерживает несколько сотен циклов, а эквивалент QLC — около тысячи циклов при комнатной температуре и 85 °C. Авторы отмечают, что дальнейшее развитие схем подавления программ и генерации отрицательного напряжения необходимо до того, как полная 3D‑матрица будет готова к серийному производству. Они также указывают, что поведение оксидного канала при высокотемпературных нагрузках остаётся ключевой областью для последующих исследований. На данный момент нет никаких признаков, что Samsung планирует выпуск продукции, основанной на этой работе; исследование позиционируется как фундаментальная научная работа, требующая дальнейшего развития, для потенциальных поколений энергоэффективных NAND, выходящих за рамки текущей дорожной карты с ловушкой заряда.
Автор – Luke James
