На этой неделе Intel Foundry опубликовала презентационный документ, в котором подробно рассказала о своих передовых технологиях фронт-энда и бэк-энда для решений в области искусственного интеллекта и высокопроизводительных вычислений, а также представила так называемый «тестовый образец AI-чипа», демонстрирующий текущие возможности компании в области упаковки. Впечатляющий образец — это системный пакет (SiP) размером в 8 ретикульных полей, оснащённый четырьмя логическими кристаллами, 12 стеками памяти класса HBM4 и двумя I/O-кристаллами. В отличие от грандиозного концепта с 16 логическими кристаллами и 24 стеками HBM5, представленного месяцем ранее, этот образец может быть произведён уже сегодня. Прежде всего важно понимать, что Intel Foundry демонстрирует не рабочий AI-акселератор, а именно тестовый стенд, иллюстрирующий, как в будущем можно будет физически собирать процессоры для задач ИИ и HPC. По сути, компания представляет свою полную технологию сборки, объединяющую мощные вычислительные кристалы, стеки высокопроизводительной памяти, сверхбыстрые межкристальные соединения и новый подход к подаче питания в едином производимом корпусе. Этот подход значительно отличается от решений, предлагаемых TSMC (подробнее об этом — далее). Коротко говоря, концепция показывает, что процессоры следующего поколения будут построены по мультисборной (chiplet) схеме, и Intel Foundry уже готова их выпускать. Основу платформы составляют четыре крупных логических кристалла, выполненных по технологии Intel 18A (с транзисторами RibbonFET с окружением затвора и подачей питания с тыльной стороны PowerVia), которые расположены между стеками памяти класса HBM4 и I/O-кристаллами и, предположительно, соединены мостами EMIB-T 2.5D, интегрированными непосредственно в подложку корпуса. Intel использует EMIB-T, в котором добавлены сквозные кремниевые переходы (TSV) внутри мостов, чтобы обеспечить вертикальную и латеральную передачу сигналов и питания, максимизируя плотность соединений и эффективность энергоснабжения. Логически платформа рассчитана на интерфейсы UCIe между кристаллами, работающие на скорости 32 GT/s и выше, которые, судя по всему, используются и для подключения стеков C-HBM4E. Тестовый образец также демонстрирует движение Intel к вертикальной интеграции. В дорожной карте компании значится технология Intel 18A-PT, разработанная специально для чиплетов, на которые сверху устанавливаются другие логические или памятьные кристаллы, что требует подачи питания с тыльной стороны, сквозных переходов (TSV) и гибридного соединения. В случае с «тестовым образцом AI-чипа» базовые кристаллы 18A-PT находятся под вычислительными кристаллами 18A/18A-P и могут выступать в роли крупного кэша или выполнять дополнительные задачи. Для вертикального соединения чиплетов Intel применяет семейство технологий Foveros — Foveros 2.5D, Foveros-R и Foveros Direct 3D, обеспечивающих мелкошаговое медное соединение «медь-медь» между активными кристаллами. В совокупности с мостами EMIB эти технологии позволяют Intel создавать гибридные сборки — как латеральные, так и вертикальные, — которые компания позиционирует как альтернативу крупным кремниевым интерпозерам, обеспечивая более высокий коэффициент использования пластины и выход годных изделий. Для мультисборных акселераторов ИИ и HPC ключевым ограничением является подача питания. В этой связи платформа Intel должна объединить все новейшие инновации компании в этой области: PowerVia, встроенные конденсаторы Omni MIM на кристалле, развязку на уровне моста в EMIB-T, конденсаторы eDTC и eMIM-T на базовом кристалле, а также встроенные коаксиальные индукторы CoaxMIL для поддержки «полу» интегрированных регуляторов напряжения (IVR), расположенных под каждым стеком и под самим корпусом (в отличие от IVR в решении CoWoS-L от TSMC, которые являются частью интерпозера). Такая многоуровневая сеть предназначена для обеспечения быстрых скачков тока в задачах генеративного ИИ без просадки напряжения и подачи максимальной чистой мощности в нужный момент. Демонстрация «тестового образца AI-чипа» — это способ Intel привлечь клиентов. Однако остаётся открытым вопрос, будет ли акселератор Intel под кодовым названием Jaguar Shores, запланированный к 2027 году, использовать ту архитектуру, которую компания представляет сегодня.
Всегда имейте в виду, что редакции могут придерживаться предвзятых взглядов в освещении новостей.
Автор – Anton Shilov
