Амбициозные планы CXMT по выпуску продукта памяти на основе новой архитектуры ячеек памяти 4F² стали одним из самых громких событий последних дней, вызвав резкую коррекцию на южнокорейском индексе KOSPI, поскольку аналитики и инвесторы борются с перспективой того, что до сих пор считавшийся аутсайдером производитель сможет обойти своих конкурентов.
Тем не менее, многие сомневаются, сможет ли CXMT добиться достаточного роста выхода годных при использовании нового процесса для коммерческого запуска до конца текущего года.
CXMT может существенно уменьшить площадь ячейки памяти, используя архитектуру 4F², но эксперт по полупроводникам утверждает, что это не оставляет места для «толщины диэлектрика конденсатора, толщины затвора, толщины диэлектрика затвора и толщины тела транзистора»
Как мы отмечали несколько дней назад, президент CXMT доктор Цао Каньюй (Cao Kanyu) выступил с речью на 4-й конференции по интегрированным микросхемам и чиплетам в Шанхае, обсудив прогресс производителя памяти в разработке архитектуры DRAM нового поколения 4F², а также других инновационных технологий, таких как гибридная пайка.
Критически важно, что доктор Каньюй заявил во время выступления, что CXMT представит продукт DDR5 RDIMM на основе архитектуры ячеек памяти 4F² до конца 2026 года, что примерно на два года опережает дорожную карту Samsung по внедрению этой архитектуры.
Для тех, кто может быть не в курсе, процесс 4F² — это архитектура ячеек памяти следующего поколения, в которой компоненты одной ячейки памяти (один транзистор и один конденсатор) располагаются вертикально, а не горизонтально. Это изменение конструкции уменьшает площадь одной ячейки памяти до идеального квадрата, который измеряется как 4 × F² (где F — минимальный размер элемента), и состоит ровно из 2 битлайнов и 2 вордлайнов. Обратите внимание, что битлайны и вордлайны — это структуры межсоединений, используемые для управления транзисторами в каждой ячейке памяти. Просто изменив структуру на 4F², производители DRAM могут уменьшить площадь ячейки на 30–40 процентов и увеличить плотность ячеек каждого ИС на 30–50 процентов.
Тем не менее, амбициозный переход CXMT к архитектуре ячеек памяти 4F² вызывает немалый скептицизм. Эксперт по полупроводникам Фред Чен (Fred Chen) недавно отметил, что такое архитектурное решение «не оставляет достаточно места для толщины диэлектрика конденсатора, толщины затвора, толщины диэлектрика затвора, толщины тела транзистора». Однако, если CXMT удастся решить эти проблемы, эксперт отмечает, что компания сможет успешно сократить свой процесс DRAM с 1c до 1d.
Обратите внимание, что некоторые аналитики продолжают выражать скептицизм относительно способности CXMT выполнить такую сложную задачу, особенно учитывая, что Samsung, Micron и SK hynix пытаются коммерциализировать архитектуру 4F² в течение последних 10 лет, но без существенного прогресса в достижении выхода годных.
Но у CXMT есть около 300 патентов на архитектуру ячеек памяти 4F² и демонстрационные образцы с 2023 года. Возможно, у них получится.
Всегда имейте в виду, что редакции могут придерживаться предвзятых взглядов в освещении новостей.
Автор – Rohail Saleem
