Цель спецификации памяти HBM5 нового поколения — удвоить производительность и повысить энергоэффективность по сравнению с HBM4E, объявила Samsung на мероприятии «Memory Executive Summit», предшествующем выставке «Semicon Taiwan 2026». Учитывая, что удвоить скорость передачи данных HBM4E всего за одно поколение практически нереально, заявление Samsung может означать, что HBM5 удвоит количество интерфейсных контактов для увеличения пропускной способности.
По словам Чхве Чан Сока, руководителя группы планирования продукции подразделения памяти Samsung Electronics DS, цель HBM5, находящейся в разработке, — удвоить производительность и повысить производительность на ватт на 20% по сравнению с поколением HBM4E. Ранее Samsung объявила, что ее стеки памяти HBM5 будут оснащены блоком теплоотвода (HPB), который снизит термическое сопротивление на 20% и упростит охлаждение модулей HBM5.
Удвоение пропускной способности памяти HBM5 на стек приведет к пиковой пропускной способности около 4 ТБ/с на стек уже в 2028–2029 годах. TSMC ожидает, что к концу десятилетия ускорители ИИ получат конфигурации с 20–24 стеками HBM5/HBM5E на пакет, что означает, что эти системы-в-пакетах получат колоссальные 80–96 ТБ пропускной способности памяти всего через несколько лет.
Хотя производители DRAM, такие как Micron, Samsung или SK Hynix, а также разработчики контроллеров и PHY HBM, такие как Cadence, Rambus или Synopsys, уже предлагают контроллеры и интерфейсы HBM4/HBM4E, рассчитанные на скорость передачи данных 16 GT/s, официальная скорость передачи данных JEDEC для HBM4E составит около 12 GT/s.
Если Samsung ожидает, что HBM5 обеспечит вдвое большую пропускную способность, чем HBM4E, спецификация HBM5 должна либо удвоить скорость передачи данных на контакт с 12 GT/s до 24 GT/s, либо удвоить ширину интерфейса с 2048 до 4096 бит, либо сочетать более широкий интерфейс с более высокой скоростью передачи данных. Увеличение ширины интерфейса стека памяти HBM5 до 4096 бит до сих пор рассматривалось KAIST и Marvell; однако это, безусловно, не является даже полу-официальным подтверждением целевых показателей спецификации.
С точки зрения производительности на ватт*, расширение интерфейса обычно проще, чем удвоение скорости сигнализации на контакт. Более высокие скорости на контакт требуют более быстрых драйверов, приемников, тактовых генераторов, эквализации, более жестких временных допусков и более сложного PHY, поскольку поддержание целостности сигнализации на скоростях, значительно превышающих 20 GT/s, непросто. Но в то время как более широкий интерфейс HBM передает больше бит параллельно с более низкой скоростью на провод, переход от 2048 к 4096 контактам означает удвоение количества путей TSV/I/O, драйверов, приемников, контактных площадок, более сложную трассировку и чрезвычайно сложный базовый кристалл. Таким образом, хотя 4096 I/O при умеренной скорости, вероятно, лучше всего для pJ/бит, сложность интерфейса/пакета становится настолько экстремальной, что может свести на нет преимущества. Кроме того, такой широкий интерфейс. Возможно, интерфейс 3072 бит в сочетании с умеренным увеличением скорости передачи данных был бы разумным инженерным компромиссом, хотя инженеры, участвующие в процессе принятия решений JEDEC, могут думать иначе. В любом случае, на данный момент любые обсуждения спецификаций HBM5 остаются спекулятивными.
Тем не менее, цель удвоить пропускную способность HBM4E (2 ТБ/с на стек) в течение одного поколения, очевидно, очень амбициозна.
* Следует отметить, что повышение энергоэффективности на 20% может быть достигнуто не только за счет увеличения производительности, но и за счет улучшения технологии процесса DRAM, оптимизации базового кристалла, снижения напряжения I/O TSV, архитектурных изменений или управления питанием.
Всегда имейте в виду, что редакции могут придерживаться предвзятых взглядов в освещении новостей.
Автор – Anton Shilov
