IBM в четверг сообщила, что создала первый тестовый чип с использованием своей технологии производства класса 0,7 нм (7 ангстрем), первого в отрасли производственного процесса с размером менее 1 нм. Концептуальный технологический процесс основан на так называемых наностековых транзисторах и обещает весьма значительный прирост по мощности, производительности и площади (PPA) по сравнению с узлом IBM класса 2 нм. Для создания наностековых транзисторов IBM использует два кремниевых кристалла вместо одного, а также ультратонкое диэлектрическое соединение — компоновку, которая ранее не применялась.
Сообщается, что производственный процесс IBM класса 7A (или класса 0,7 нм), основанный на наностековых транзисторах, обеспечивает до 50% более высокую производительность и на 70% большую энергоэффективность по сравнению с узлом IBM класса 2 нм, основанным на транзисторах nanosheet gate-all-around (GAA), которые компания представила в 2021 году. Что, возможно, более важно, архитектура nanosheet от IBM обеспечивает на 40% более высокую плотность SRAM и даже большее увеличение плотности логических транзисторов — достижений, которых сегодня добиться крайне сложно.
Такой огромный прирост стал возможен благодаря многочисленным инновациям, но ключевым фактором является архитектура наностековых транзисторов IBM, которая концептуально напоминает CFET (Complementary FET) и берет свое начало от транзисторов GAA nanosheet.
В современных технологических процессах все логические транзисторы располагаются в одном активном слое, а NFET и PFET находятся рядом друг с другом латерально в компоновке стандартных ячеек. Транзисторы GAA nanosheet имеют более продвинутую внутреннюю геометрию, но они по-прежнему находятся в этом однослойном исполнении, которое с каждым поколением становится все труднее уменьшать.
Концепция наностека от IBM, по-видимому, разделяет комплементарные n-типа и p-типа транзисторы на вертикально соединенные слои вместо того, чтобы размещать их рядом в одном транзисторном слое. Выгода заключается в значительном уменьшении латерального следа пары CMOS, поскольку архитектура фактически превращает структуру NFET+PFET из 2D-расположения в 3D-стековое, поэтому IBM может заявить примерно удвоенную плотность транзисторов по сравнению со своим исследовательским узлом 2 нм без опоры на традиционное планарное уменьшение.
Хотя концептуально наностековые транзисторы IBM напоминают CFET, способ создания наностеков IBM принципиально отличается от монолитных CFET, предлагаемых различными производителями чипов и организациями. N-типа и p-типа транзисторы — это, по сути, один и тот же тип транзистора, используемый в качестве комплементарных партнеров в логике CMOS, но они различаются типом носителей (электроны для n-типа и дырки для p-типа), полярностью переключения и электрическим поведением, поэтому передовые технологические процессы склонны оптимизировать их по отдельности. Однако эти n-типа и p-типа транзисторы изготавливаются на одном и том же кристалле с использованием практически одинаковых материалов, поэтому уровень их оптимизации сегодня ограничен.
Вместо того чтобы создавать n-типа и p-типа транзисторы на одном кристалле с использованием одинаковых материалов, IBM изготавливает их отдельно на разных кристаллах и интегрирует вместе с помощью ультратонкого диэлектрического соединения в CMOS-интеграции. Это позволяет компании независимо оптимизировать n- и p-типа каналы, поскольку каждый слой теперь может использовать различные условия процесса, различные материалы каналов, различное управление напряжением (strain engineering) или даже разные геометрии (хотя изображения от IBM показывают, что геометрия разных транзисторов одинакова).
Как мы видим на всех новых технологических узлах, измерение в нанометрах не коррелирует с физическими размерами устройства, но это остается огромным достижением.
Использование двух кристаллов для активных транзисторных слоев вместо одного может позволить IBM укладывать NFET и PFET вертикально и оптимизировать их независимо, но такой метод сопряжен с рядом оговорок, которых сегодня не существует в узлах с однослойной логикой.
Самые большие проблемы — это точность совмещения и выход годных при соединении, поскольку два передовых логических кристалла должны выравниваться с чрезвычайной точностью, а любой дефект на границе соединения может привести к браку всего стека. Во-вторых, маршрутизация и подача питания могут стать более сложными при наличии двух активных слоев. В-третьих, охлаждение становится сложнее, поскольку один активный слой находится дальше от теплоотвода. И последнее, но не менее важное — это затраты. IBM приходится платить за два передовых кристалла FEOL, дополнительные этапы соединения и утончения, а также справляться с более высокой сложностью процесса и, вероятно, более низким выходом годных. В результате вся концепция имеет смысл только в том случае, если прирост плотности, SRAM и производительности на ватт будет достаточно велик, чтобы компенсировать производственные трудности и удорожание. IBM ничего не говорит о затратах и технологичности, а завершенный тестовый чип размером с ноготь, так что его несложно изготовить по сегодняшним меркам. Между тем, весьма вероятно, что этот подход имеет смысл только для мощных решений для центров обработки данных (которые близки к размеру решетки) и не подходит для массовых процессоров для клиентских приложений. Для последних монолитные CFET могут справиться с задачей.
С положительной стороны, производственный процесс IBM класса 7A не зависит от литографии High-NA EUV, поскольку в научно-исследовательском центре полупроводников в Олбани, штат Нью-Йорк, где IBM разрабатывает свои технологии, таких инструментов просто нет. Использование проверенных систем Low-NA EUV упрощает достижение высокого выхода годных на данный момент. Между тем, еще предстоит выяснить, как подход IBM с двумя кристаллами будет работать с High-NA EUV сканерами, которые имеют вдвое меньшее поле экспонирования по сравнению с машинами Low-NA EUV и, следовательно, требуют сшивания полей (field stitching), что не способствует увеличению выхода годных. IBM подразумевает, что ее узлы следующего поколения будут использовать литографию High-NA EUV, поэтому у компании, вероятно, есть идеи, как совместить эти новые инструменты со своими подходами к дизайну транзисторов.
Работая с производственными технологиями IBM, следует помнить, что это не производственные процессы, которые можно лицензировать и быстро внедрить на фабрике с большим объемом производства, а, по сути, набор доконкурентных интеллектуальных прав (IP), патентов и некоторых ноу-хау в области НИОКР, которые могут быть использованы для разработки фактического производственного узла. Например, Rapidus лицензировала процесс IBM класса 2 нм, хотя ей еще предстоит доказать, что она может создать конкурентоспособный узел для массового производства.
IBM считает, что наностек может быть целесообразен для поколений суб-1 нм и потенциально может войти в массовое производство в течение следующих пяти лет.
Всегда имейте в виду, что редакции могут придерживаться предвзятых взглядов в освещении новостей.
Автор – Anton Shilov
