Synopsys опубликовала результаты тестирования кремния того, что она называет первым 3D-тестовым чипом PCIe 6.0 — 5-нм PHY, встроенным в пакет с лицевой стыковкой кристаллов, который работает на скорости 64 GT/s на линию и до 128 ГБ/с по восьми линиям с использованием сигнализации PAM4, при этом приемные глаза обеспечивают выполнение требований стандарта по коэффициенту битовых ошибок. Компания заявляет, что достигла этого, разделив существующий 2D-тестовый чип PCIe 6.0, добавив сквозные кремниевые переходы (TSV) и переработав схемотехнику и верификацию с учетом 3D-наборов средств проектирования (PDK), согласно сообщению в её блоге.
В монолитных чипах PHY PCIe располагаются по периметру кристалла, рядом с выводами корпуса для ввода/вывода, что помогает сохранять короткие трассы до подложки, чтобы ослабление и отражения оставались управляемыми. 2.5D-корпус сохраняет эту компоновку, размещая PHY вдоль внешнего края самых внешних чиплетов. Лицевая стыковка с гибридным соединением (face-to-face hybrid bonding) исключает такой вариант. Нижний кристалл переворачивается так, чтобы его слой перераспределения совпадал со слоем перераспределения логического кристалла сверху, в результате чего PHY PCIe оказываются обращёнными в сторону от подложки, к которой им нужно подключиться. Вместо этого сигналы проходят через переходы, вырезанные в кремнии.
Каждый TSV проходит через активный кремний и требует вокруг себя буферной зоны, поэтому переходы нельзя размещать где угодно, просто там, где находится PHY. «Вы редко сверлите прямо вниз в подложку корпуса», — сказал Манмит Валиа, исполнительный директор по управлению продуктами в Synopsys, изданию Electronic Design, которое сообщило, что трассировка должна подниматься на один из верхних слоёв металлизации и менять направление перед спуском.
Валиа рассказал изданию, что в 3D правила электромиграции и компоновки существенно меняются, количество переходов — это компромисс между пропускной способностью и взаимными помехами сигналов, а нахождение логики заказчика над трассой PHY к подложке — это задача, которую Synopsys рассчитывает решать итеративно, от проекта к проекту. PAM4 оставляет меньше места для таких ошибок, чем сигнализация NRZ, используемая до PCIe 5.0, поскольку упаковывает два бита в каждый символ.
Процессор Fujitsu Monaka использует противоположный подход: он размещает четыре вычислительных чиплета N2 с 144 ядрами Armv9 лицевой стороной к лицевой стороне на чиплетах SRAM N5 с помощью гибридного медного соединения, а затем выносит контроллеры памяти и PHY для своих 12 каналов DDR5 на отдельный и сравнительно большой кристалл ввода/вывода, а не внутрь стыкованного стека.
Поколения PCIe выходили примерно с интервалом от пяти до семи лет на протяжении большей части жизни стандарта, а сейчас выпускаются примерно каждые два года, причём спецификация Gen 8 ожидается в 2028 году со скоростью 256 GT/s на линию. Валиа рассказал Electronic Design, что грядёт дальнейший сдвиг с упаковкой 3.5D, где PHY PCIe полностью удаляются из нижнего кристалла, заменяются на UCIe и переносятся в боковой чиплет на интерпозере, который выступает в роли мультипротокольного хаба для Ethernet, PCIe и CXL. Synopsys пока не называет сроков. В её блоге говорится, что ведущие заказчики оценивают техпроцессы ангстремного класса для верхних кристаллов в своих стеках.
Всегда имейте в виду, что редакции могут придерживаться предвзятых взглядов в освещении новостей.
Автор – Luke James
