Патентная заявка Intel, опубликованная 2 июля 2026 года, раскрыла планы компании по созданию новой архитектуры высокоскоростной памяти (HBM), нацеленной на устранение узких мест в упаковке и стоимости, присущих современной HBM на основе интерпозера. В патентной заявке, поданной еще 26 декабря 2024 года, описывается то, что Intel называет кросс-пакетной памятью (XBM) — «сверхвысокоскоростная память с транзисторами на задней стороне» (backend transistors), созданная с целью соответствовать габаритам HBM4, но заменяющая традиционную DRAM и ее сверхширокий интерфейс на транзисторы BEOL (back-end-of-line) и последовательные соединения UCIe (Universal Chiplet Interconnect Express). Предлагаемая Intel конструкция представляет собой стек памяти, который решает проблему высоких затрат на сборку, делающих традиционную HBM дорогой, за счет отказа от дорогостоящего кремниевого интерпозера и уменьшения размера корпуса, а также за счет встроенного ремонта дефектов. В заявке описывается стек кристаллов памяти, каждый из которых содержит DRAM с одним транзистором и одной ячейкой конденсатора (1T1C), изготовленной по технологии BEOL, соединенные между собой с помощью «желобов» TSV (through-silicon via) и двусторонних высокоскоростных соединений HBI (high-bandwidth interconnect). Intel описывает кристаллы размером примерно 1,5 гигабайта (ГБ) каждый — 768 «блоков данных», расположенных в сетке 32 на 24, сгруппированных в восемь каналов по восемь субканалов в каждом — уложенных в восемь слоев с возможностью масштабирования до 16. Затем данные покидают стек через пучки ввода-вывода UCIe со скоростью 32 гигатрансфера в секунду (GT/s), направляемые через базовый кристалл. Чтобы понять, что меняет Intel, полезно вспомнить, как работает стандартная высокоскоростная память. HBM укладывает кристаллы DRAM вертикально на базовый логический кристалл, соединяет их с помощью TSV и обменивается данными с процессором через кремниевый интерпозер, используя чрезвычайно широкий параллельный интерфейс — порядка 1024 бит на стек. Эта ширина обеспечивает пропускную способность HBM, но также делает ее дорогой в упаковке и сложной в масштабировании, поскольку каждый из этих проводников должен быть проложен через интерпозер, расположенный между памятью и вычислительным кристаллом. Поскольку AI-ускорители опередили скорость, с которой память может их питать, эта «стена памяти» стала доминирующим ограничением производительности, поэтому почти все крупные производители чипов теперь атакуют интерфейс и стек, а не логику. Первое серьезное изменение в XBM — структурное. Обычные ячейки DRAM изготавливаются в FEOL (front-end-of-line), базовом кремниевом слое, где обычно формируются транзисторы. XBM вместо этого перемещает ячейку 1T1C в BEOL, стопку металла и межсоединений над слоем транзисторов, используя тонкопленочные транзисторы. Изготовление памяти в BEOL позволяет Intel упаковывать кристалл во множество небольших, независимо адресуемых блоков памяти, и это то же направление использования транзисторов на задней стороне, которое Intel преследует для размещения памяти непосредственно над логикой. Второе изменение — интерфейс. Вместо широкого параллельного PHY HBM, XBM сериализует данные в пучки UCIe со скоростью 32 GT/s, при этом базовый кристалл выполняет операцию сериализации/десериализации и маршрутизирует весь ввод-вывод к вычислительному кристаллу. Переход на стандартное межсоединение чиплетов делает дизайн «чиплет-нативным» и, по утверждению Intel, более простым и дешевым в упаковке, чем стек HBM, ограниченный интерпозером. Обратная сторона заключается в том, что 32 GT/s — это текущий предел скорости UCIe, поэтому интерфейс уже работает на потолке спецификации, не оставляя очевидного запаса. Intel также делает большую ставку на ремонтопригодность. Базовый кристалл несет выделенные запасные каналы, встроенную самодиагностику (BISR), логику декодирования и отладки, а также четыре субканала избыточных массивов памяти, которые служат взаимозаменяемыми запасными частями для дефектов в вышележащих кристаллах — ремонт после сборки, предназначенный для восстановления выхода годных на очень высоком стеке. Большая часть патентной заявки посвящена не самой ячейке памяти, а способу ее монтажа. Intel подробно описывает структуры MoP (memory-on-package) и «обратного нависания» (reversed overhang), направленные на уменьшение Z-высоты стека — обычный MoP может добавить 300–350 микрометров (мкм) — при этом устраняется распорка, обычно необходимая для контроля коробления, и питание DRAM подается непосредственно от регулятора напряжения. Это конкретная основа для заявления о «меньшей и более дешевой упаковке». XBM не следует путать с ZAM (Z-Angle Memory), архитектурой, которую Intel разрабатывает совместно с дочерней компанией SoftBank SAIMEMORY и которую планируется представить на симпозиуме VLSI 2026. Инновация ZAM заключается в стороне соединения — фьюжн-сварной девятислойный стек в основном традиционной DRAM с кремнием толщиной около 3 мкм между уровнями — и, по сообщениям, он нацелен примерно на удвоенную плотность пропускной способности HBM4, при этом коммерциализация запланирована на 2029 год. XBM, напротив, является заявкой, поданной только Intel, которая изменяет сам транзистор DRAM и интерфейс. Если рассматривать их вместе, можно предположить, что Intel разрабатывает как минимум две параллельные альтернативы HBM, что вполне соответствует компании, которая начинала в 1968 году как производитель памяти. Оговорки относительно предложенной архитектуры HBM от Intel — обычные для патента. Патент был подан 18 месяцев назад, и в настоящее время нет ни продукта, ни дорожной карты, что указывает на потенциальное намерение, а не на готовую к выпуску деталь. Интерфейс UCIe уже достиг своего предельного значения, DRAM с транзисторами на задней стороне остается непроверенной в промышленных масштабах, и все это еще должно оправдать себя по сравнению с HBM4E и собственными планами Intel по ZAM.
Всегда имейте в виду, что редакции могут придерживаться предвзятых взглядов в освещении новостей.
Автор – Etiido Uko
